聚财略 这将是未来的芯片？
（原标题：这将是未来的芯片？）聚财略
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IEEE IEDM 会议由 IEEE 电子器件学会主办，是全球规模最大、最具影响力的论坛，旨在展示晶体管及相关微纳电子器件领域的突破性进展。
在第 70 届 IEEE IEDM 会议上，他们以“塑造未来的半导体技术”分享了芯片的未来技术。我们摘录如下，以飨读者。
先进的逻辑技术
基于纳米片的晶体管以及由纳米片构建的3D互补场效应晶体管 (CFET) 是延续摩尔定律微缩的关键，因为现有的FinFET架构正在达到其性能极限。纳米片是一种环栅 (GAA) 晶体管架构，其中硅堆叠的沟道完全被栅极包围。它们比FinFET具有更好的静电控制、相对较高的驱动电流和可变的宽度。而CFET是高度集成的3D设计，其中n-FET和p-FET纳米片相互堆叠。这些堆叠器件可以单片构建（在同一晶圆上），也可以顺序构建（在单独的晶圆上构建，然后进行转移和集成）。
堆叠器件本质上使晶体管密度翻倍，而无需增加器件尺寸，从而实现更强大的功能，并提高功率效率和性能。在 IEDM 2024 上，多篇论文推动了以下领域的最前沿研究：
一、台积电全新业界领先的 2 纳米 CMOS 逻辑平台
台积电研究人员发布了全球最先进的逻辑技术。这是该公司即将推出的 2 纳米 CMOS（即 N2）平台，旨在实现人工智能、移动和高性能计算 (HPC) 应用的节能计算。与目前量产的最先进的逻辑技术——台积电自主研发的 3 纳米 CMOS（N3）平台（于 2022 年底推出）相比，该平台在芯片密度增加 1.15 倍以上的情况下，速度提升 15%（功耗降低 30%）。
全新 N2 平台采用 GAA 纳米片晶体管；中/后端线路互连，以及迄今为止密度最高的 SRAM 宏（约 38Mb/mm2）；以及一个整体的、系统技术协同优化 (STCO) 架构，可提供出色的设计灵活性。该架构包括可扩展的铜基重分布层和平坦钝化层（用于实现更佳性能、强大的 CPI 和无缝 3D 集成）；以及硅通孔 (TSV)（用于通过 F2F/F2B 堆叠传输电源/信号）。研究人员表示，N2 平台目前处于风险生产阶段，计划于 2025 年下半年实现量产。
N2P（较之N2 速度提升 5%）的目标是 2025 年完成认证，并于 2026 年实现量产。
图1a
图 1a 显示，全新 N2 高密度单元在 Vdd 范围内比 N3E FinFlex 2-1 鳍片单元速度功耗比提升 14~15%；在较高电压下功耗降低 35%；在较低电压下功耗降低 24%。图 1b 为横截面图，显示 N2 平台的铜重分布层 (RDL) 和钝化层可与 3D 技术无缝集成。
图1b
二、英特尔的超大规模晶体管
英特尔研究人员证明，硅可以持续支持未来技术节点所需的超大规模栅极长度微缩。他们描述了如何构建栅极长度为 6 纳米、接触式多晶硅间距（CPP，相邻晶体管栅极之间的间距）为 45 纳米的 RibbonFET CMOS 晶体管（英特尔版本的纳米片），且电子迁移率（电子在材料中的移动速度）不会降低。研究人员证明，电子迁移率在硅厚度（Tsi）低于 3 纳米之前不会下降，低于该厚度时，由于表面粗糙度引起的电子散射就会成为问题。他们将描述如何通过巧妙的功函数工程，在低于 4 纳米的 Tsi 下实现极低的阈值电压。这项研究表明，
3nm 是 RibbonFET 的实际缩放极限。
图 2a 展示了漏极诱导势垒降低 (DIBL) 与硅厚度 (Tsi) 的关系。如图所示，在 LG=18nm 处，随着 Tsi 从 10nm 缩小到 1.5nm，DIBL 降低；然而，DIBL 降低在 Tsi <4nm 时达到饱和，低于该温度时增益非常小。而在相同的 Tsi 下，PMOS DIBL 相对于 NMOS DIBL 有所升高。图中还展示了 INR 晶体管的 TEM 显微照片，其 Tsi 值低至 1.5nm。
图2a
图 2b 为 (a) INR 载体上已完成的 6nm RibbonFET 器件的 TEM 显微照片和 EDX 扫描图，显示子鳍片断开；(b - d) 为 1NR 载体上纳米栅极长度下 Tsi 分别为 5.5nm、3.1nm 和 1.7nm 的高分辨率横截面 TEM 照片。
图2b
三、台积电48纳米栅极间距全功能单片CFET反相器
在2023年的IEDM大会上，台积电研究人员展示了一种实用的单片CFET架构方法，用于逻辑技术微缩。2024年，在此基础上，他们描述了如何构建业界领先的48纳米栅极间距的首个全功能先进CFET反相器。该反相器（逻辑电路的构建模块）由堆叠的n-FET-on-p-FET纳米片晶体管构成，现在采用背面接触和互连技术，以提升性能和设计灵活性。他们构建的器件表现出高达1.2V的均衡电压传输特性，并且n型和p型器件均具有74-76mV/V的良好亚阈值斜率。研究人员表示，此次成功演示的全功能CFET反相器标志着CFET技术进步的重要里程碑，为未来逻辑技术的微缩以及功耗、性能、面积和成本（PPAC）属性的提升铺平了道路。
图 3a 显示，该反相器的共漏极由垂直漏极局部互连实现。PMOS 电源通过背面金属化漏极 (BMD：backside metallized drain ) 和背面通孔 (BVD：backside via) 传输，而背面栅极通孔 (BVG：backside gate via ) 则为信号连接提供了更大的灵活性（右图）。这些特性对于充分发挥 CFET 架构的功耗、性能和面积 (PPA) 优势至关重要。
图3a
图 3b 中的中间图像是单片 CFET 互连架构的 TEM 横截面图。顶部图像详细展示了单片 CFET 触点和局部互连，其中显示了垂直金属化漏极局部互连 (vMDLI：vertical metallized drain local interconnect)；正面工艺的 MD 和 VD，以及背面工艺的 BMD 和 BVD。底部图像重点介绍了 BVG 的实现。
图3b
图 3c 是单片 CFET 反相器在 VDD = 1.2 V 时测得的电压传输特性图。
图3C
其他论文描述了超越硅基CMOS技术的逻辑器件的更具探索性的研究：
四、定向碳纳米管阵列创下性能纪录
纳米片的微缩目前是通过减薄硅沟道来实现的，但人们仍在努力寻找使用已经超薄的材料替代硅的实用方法。高密度定向碳纳米管 (A-CNT：high-density aligned carbon nanotubes)、二维材料和非晶氧化物半导体 (AOS：amorphous oxide semiconductors) 等超薄沟道材料的最新进展，为继续延伸摩尔定律提供了潜力。A-CNT 阵列凭借其薄体、高迁移率、注入速度以及与本征CMOS的兼容性，展现出显著的性能优势和集成潜力。然而，实现高质量的栅极界面以优化其性能一直是一项挑战。
北京大学领导的研究团队采用高密度A-CNT阵列，构建了100纳米栅长MOSFET，其饱和通态电流（Ion）为2.45mA/μm，峰值跨导（gm）为3.7mS/μm，gm/Ion比值大于1.5。这创下了超薄沟道晶体管的新纪录，甚至超过了硅平面场效应晶体管（FET）的最大跨导。该团队还构建了50纳米栅长A-CNT MOSFET，其非本征截止频率达到302GHz，远远超过了硅MOSFET。这一性能的关键在于改进的栅堆叠质量，从而显著降低了界面态密度。研究人员表示，通过进一步优化栅极堆叠，采用具有完全钝化界面的高 k 电介质，并使用经过设计的漏极结构，可以获得额外的性能提升。
图 4a 显示了各类新兴场效应晶体管 (FET) 的性能基准；
图4a
4b 显示了 A-CNT 器件的工艺流程；
图4b
4c 显示了 LG = 100nm 的 A-CNT FET 的典型器件结构；
图4c
4d 是本研究中使用的高密度 A-CNT 阵列的电子显微镜图像，该阵列的密度约为 400 个 CNT/μm，呈单层结构。
图4d
利用钌 (Ru) 源漏 (S/D) 接触，他们在栅极长度约为 30nm 的 WSe2 PMOS 器件中实现了创纪录的亚阈值斜率 (156mV/dec) 和漏极电流 (Idmax = 132μA/μm)。研究人员表示，这些结果不仅凸显了二维 TMD 在下一代电子产品中的应用潜力，也凸显了持续研究以应对剩余科学和技术挑战的迫切需要。
图 5 中的图像是记录的 GAA NMOS 器件栅极的 TEM 表征图，显示了一个健康、共形的 GAA 架构，具有 43nm 宽的单层 MoS2 沟道和共形的 HfO2，厚度约为 4.0nm。
图5聚财略
存储器
一、 新型 4F2 DRAM
DRAM 是电子系统中的主力存储器，但对传统硅 6F2 DRAM 存储单元的极小特征进行图案化以及抑制来自邻近单元的“row hammer”电干扰是重大挑战。为了克服这些问题，业界一直在积极开发采用不同材料制成的更高密度的 4F2 DRAM 设计。
由 Kioxia 领导的团队描述了一种新型 4F2 DRAM，它包含 GAA IGZO（铟镓锌氧化物）垂直沟道晶体管和一种新的集成方案，其中热敏晶体管被放置在高纵横比电容器的顶部而不是底部，以减少来自下方 BEOL 工艺的热影响。由于有源区不与相邻单元共享，垂直架构还能完全抑制row hammer干扰。InGaZnO VCT 实现了超过 15μA/单元的导通电流和 1aA/单元的关断电流。研究人员通过成功构建 275Mbit 阵列来演示该技术，展现了其在未来高密度、低功耗 DRAM 技术中的潜力。
图 6a 是氧化物半导体沟道晶体管 DRAM 的示意图。InGaZnO VCT 集成在电容器阵列上，这与硅基 4F2 DRAM 器件的架构方案不同。
图6a
6b 是 InGaZnO VCT 测试结构的横截面 TEM 图像，右侧描述了 DRAM 应用所需的关键技术。栅极氧化物和 InGaZnO 是在直径 26 纳米的垂直孔中形成的。
图6b
6c 是横截面 TEM，显示了高纵横比电容器上的 InGaZnO VCT。
图6c
二、提升IGZO TFT未来DRAM的可靠性
自2004年以来，基于IGZO的薄膜晶体管（TFT）因其低漏电流而越来越受到DRAM器件和非挥发性DRAM替代品的青睐。然而，IGZO TFT的电气特性（例如阈值电压）会随着器件的使用寿命而发生变化，尤其是在高温下。充分了解这些变化对于构建具有可接受可靠性水平的未来存储器技术至关重要。
IMEC的研究人员报告了他们对IGZO TFT阈值电压不稳定性进行的广泛研究的结果。这些研究表明，这种不稳定性在很大程度上取决于器件架构、沟道沉积、IGZO化学计量和相位以及器件工作时使用的波形等因素。研究人员确定了两种缓解阈值电压变化的潜在解决方案：使用贫铟薄膜（In~5%）以及将工作波形的占空比限制在25%以下。他们表示，这些方法是未来DRAM技术发展的关键推动因素。
图7a
图 7 中的图像是示意图，显示了他们研究的 (a) 底栅和 (b) 顶栅器件的一般结构。
图7b
三、迈向基于 HZO 的存储器
随着电子系统日益复杂，业界正在寻找一种具有快速访问时间、高耐久性和良好数据保留性能的非易失性存储器。由铁电 (FE) 材料制成的栅极堆叠是一个活跃的研究领域。（FE 材料的极化可以通过施加电场来逆转；极化状态代表“0”和“1”值，而“0”和“1”是数字数据的基础。）特别是锆酸铪 (HZO)，由于其与 CMOS 工艺的兼容性和易于微缩，正在受到深入研究。然而，均匀性和可靠性问题，例如耐久循环过程中的疲劳，仍然是其应用的障碍。来自中国台湾National Taiwan University的研究人员将介绍解决这些问题方面取得的进展。
他们构建了具有β-W电极的金属-铁电-金属 (MFM：metal-ferroelectric-metal) 电容器，该电容器与 HZO 表现出较低的晶格失配度 (2.9%)，并在创纪录的高击穿电场下展现出无疲劳耐久性。他们的工作为基于 HZO 的更高性能器件开辟了道路。
图8是底部β-W/HZO/顶部β-W MFM电容器的TEM图像（左）和HAADF图像（右）。TEM图像显示了金属-铁电-金属结构，HAADF图像显示了铁电HZO层中的超晶格结构。
图8
内存计算
一、高密度、快速且节能的 3D 内存计算芯片
随着 AI 模型规模和复杂性的不断增长，传统架构中需要在计算单元和内存单元之间移动数据，这极大地影响了性能和能效。这种根本性的“内存壁垒”可以通过内存计算 (CIM) 方法缓解，该方法在内存内部或靠近内存的位置处理数据。但要开发高能效的 CIM 芯片，内存和逻辑的 3D 集成至关重要。
清华大学的研究人员介绍了他们构建的首款基于金属氧化物CFET的3D集成芯片，该芯片可用于存储器浸入式（memory-immersed）逻辑应用。该3D单片集成芯片包含：1）一层前端Si-CMOS逻辑电路；2）一层电阻式随机存取存储器（RRAM）；以及3）一层基于氧化物半导体的CFET层，其中包含一个IGZO n-MOS晶体管和一个TeOx p-MOS晶体管。这三层结构针对存储器中的矩阵矢量乘法以及存储器浸入式逻辑的数据移动进行了严格的优化，与二维CIM电路相比，面积、延迟和能耗分别显著降低了55.1%、24.8%和44.9%。
图 9 (a) 显示了制造工艺流程；9 (b) 显示了芯片架构，由三个功能层组成：Si CMOS 逻辑层、基于 RRAM 的模拟 CIM 层和基于 OS-CFET 的存储器浸没逻辑层 (CMIL)，后者集成了超低泄漏 IG ZO-NFET、基于 CFET 的反相器和逻辑门；9 (c) 是该芯片的横截面 TEM 图像。
图9
二、具有超高内存计算效率的 3D FeNAND
包含高达数万亿个参数的 AI 模型需要大量内存资源来处理海量数据。节能的模拟内存计算 (CIM) 设备（例如 3D 垂直 NAND 架构）正在成为潜在的解决方案，因为它们能够提供：与 2D 阵列相比，3D FeNAND 阵列将模拟 CIM 密度提高了 4,000 倍，并展示了稳定的乘法累加 (MAC) 运算，准确率高达 87.8%，计算效率比 2D 阵列高出 1,000 倍。
这项工作提供了一种有效的方法，可以在边缘计算应用的模拟 CIM 芯片中实现超大规模 AI 模型的处理，其中速度和低功耗运行是关键要求，而不是极高的精度。
图10
图 10 对比了模拟 CIM 应用中的 2D 和 3D 阵列。图 11 是 3D FeNAND 的 TEM 分析图，其中显示：(a) 器件俯视图；(b) 低倍放大的横截面图；(c) 高倍放大的横截面图；以及 (d) 3D FeNAND 阵列中 FeFET 单元的示意图。
图11
高频和功率器件的进步
一、工程化衬底助力提升射频和功率性能
先进的工程化衬底能够降低信号损耗，实现更佳的信号线性度，并支持采用背面衬底工艺的先进集成方案，从而提升射频和功率电子应用的性能。英特尔研究人员报告了业界首款高性能缩放增强型 GaN MOSHEMT 晶体管，该晶体管是在 300 毫米 GaN-on-TRSOI（“trap-rich” SOI）衬底上制造的。（MOSHEMT 器件兼具硅 MOSFET 和 III-V 族半导体的优点。）
为了展示该技术的多功能性，他们在 300 毫米 GaN-on-TRSOI 晶圆上构建了各种 GaN MOSHEMT 器件，包括带/不带栅极/源场板的器件，以及集成多个堆叠栅极的器件。一个 30 纳米栅极源场板 GaN MOSHEMT 射频晶体管，其栅-漏极间距为 400 纳米，源场板长度为 100 纳米，可驱动超过 1mA/μm 的大电流，并可处理高达 12V 的漏极电压摆幅。
GaN MOSHEMT 技术的射频小信号性能非常出色，表现出较高的截止频率（fT = 190GHz 和 fMAX = 532GHz），使 6G 无线通信更接近现实。
图 12 是在 300 毫米 GaN-on-TRSOI 晶圆上制造的源场板增强型高 k 栅介质 GaN MOSHEMT 晶体管架构示意图。场板（field-plate）的亚微米 (LSFP=100nm) 特征尺寸使其产生的寄生电容可忽略不计。其紧密贴合（约 50nm）且靠近二维电子气 (2DEG) 的位置使其能够实现有效的漏场控制。（2DEC 是指将电子限制在异质结界面附近薄区域的系统。）如今，这种精度只有在 300 毫米晶圆厂才能实现。
图12
二、首款超宽带隙功率器件可在 250℃ 下工作
中压 (1-35kV) 电力电子器件在电网/可再生能源应用中无处不在，但更高电压的器件可以显著减少器件数量、简化电路、缩小系统尺寸并提高系统可靠性。目前，商用高压器件主要以硅基 IGBT 和 SiC 基 MOSFET 为主，但由超宽带隙 (UWBG) 材料制成的器件目前正在被广泛研究，用于高压和恶劣环境应用，因为它们价格低廉、易于制造大尺寸晶圆，并且具有宽带隙和高临界电场。Ga2O3 就是一个例子。
弗吉尼亚理工大学领导的研究团队将介绍他们如何构建横向Ga2O3结栅场效应晶体管（JFET），该晶体管采用高p掺杂NiO实现增强模式工作，并采用混合漏极结构进行电场管理，其击穿电压超过10kV，且针对厚沟道和薄沟道设计，其导通电阻分别为92Ω和703mΩ·cm2。这些器件不仅展现了所有大于3kV的超宽带隙晶体管中最佳的品质因数（FOM），而且还展现了除Si和SiC器件外所有高压晶体管的首次250℃工作和3kV可靠性数据。这项工作将指导未来高压高温应用器件的开发。
图 13 是 Ga2O3 JFET 的 3D 示意图。SU-8 钝化层被部分移除，以显示内部结构。底部为横截面图，用于说明关键几何参数和电荷平衡 (CB) 条件。
图13
图 14 是 Ga2O3 JFET 与其他 BV >2kV 的先进 UWBG 功率晶体管的性能基准图（RON、SP 与 BV 的关系）。
图14
传感与成像领域的进展
一、仅需一个传感器即可测量压力、气体和温度
由首尔国立大学研究人员领导的团队介绍了他们开发的一款智能多模设备，该设备将气体、气压和温度传感与基于内存计算的节能处理功能集成在一个紧凑的单一基板上。通过利用内存计算电容二值化神经网络，该传感器即使在各种条件下也能持续提供高精度气体检测，准确率高达 97.8%。它还能提供高线性度和高灵敏度的气压读数，并在实际环境中提供强大的气体识别能力，在精准环境监测和安全应用方面具有巨大潜力。
图 15 是气压传感系统的 SEM 图像
图15
二、融合彩色成像和测距信息
近年来，测距（即距离）图像传感器的应用与传统彩色 (RGB) 图像传感器一同扩展。例如，许多智能手机都配备了这两种传感器。它们支持 3D 成像和散景效果控制（营造赏心悦目、富有美感、特意模糊的背景）。预计此类应用将进一步发展。目前，RGB 图像和测距信息通常使用单独的传感器采集。这会导致遮挡等问题，即由于视差（即两个传感器并非在平行视线上观测物体）导致部分图像被遮挡。两个传感器还会占用较大的空间，这对移动设备来说是一个劣势。
索尼研究人员描述了一种在单个芯片上同时获取RGB图像和测距信息的方法，并且两者之间互不干扰。他们将RGB像素（由吸收可见光的全色有机光电导薄膜制成）堆叠到近红外（NIR）间接飞行时间（iToF）硅像素上。RGB像素采用1.0μm拜耳像素（彩色滤光片），测距像素采用4.0μm像素。有机光电导薄膜的设计旨在抑制NIR波长与RGB像素的混合，而透明线和RGB滤光片则抑制了iToF像素的混色，从而确保了高量子效率。该传感器在可见光和NIR光条件下均能同时、无视差地获取高分辨率RGB和测距信息，并具有良好的色彩还原。
图16
图 16 是建议的 RGB 像素堆叠在 iToF 像素上的示意图。
图 17 中的两幅图像由彩色图像传感器使用 RGB 像素堆叠在 iToF 像素上捕获。左侧是 RGB 图像，右侧是深度图像。
图17
三、推动超声波传感与成像技术发展
得益于半导体制造技术的进步，电容式微机械超声波换能器 (CMUT：capacitive
micromachined ultrasonic transducers)（既能发射超声波，又能接收超声波）已在市场上出现。然而，挑战依然存在，包括：1）需要更好地将 MEMS 结构与 CMOS 器件集成；2）发射器 (TX，需要较大的换能器间隙以提高发射效率) 和接收器 (RX，需要较小的间隙以提高接收灵敏度) 之间的权衡。由台湾清华大学领导的研究人员将介绍他们构建的创新型 CMOS-MEMS CMUT 阵列。该阵列在标准 CMOS 平台上具有双换能间隙（180nm 和 400nm）。该设计优先考虑在低直流偏置电压下实现卓越的收发效率。
实验结果表明，在水声实验中，该设计具有较高的机电耦合强度，以及16.7kPa/V/mm2的卓越超声发射效率和57mV/kPa的接收灵敏度。这些发现以及其他研究结果共同凸显了双间隙CMOS上CMUT技术在超声应用方面的潜力。
图18
图 18 为拟议的 CMUT 芯片及其所含材料的横截面示意图。图 19 中的图像为双间隙 CMUT 器件的摄影图像、显微镜图像和聚焦离子束 (FIB) 切割图像。
图19
值得关注的多元化主题论文
一、加速半导体研发生产力
人们对仅选择器存储器 (SOM：selector-only-memory) 技术的兴趣日益浓厚，因为它有望将类似 DRAM 的读/写速度与非易失性操作相结合。SOM 建立在交叉点存储器（crosspoint memory）架构的基础上，其中存储单元不是由晶体管和电容器构成，而是由相互交叉的堆叠电极阵列构成。数字“1”和“0”位是通过改变电极之间非晶态硫族化物电介质材料的电阻来产生的。选择器是用于选择所需存储单元的组件。近年来，人们意识到，基于硫族化物的选择器（即双向阈值开关器件，OTS）不仅可以用作选择器，本身还可以用作存储单元。
迄今为止，用于SOM应用的非晶态硫族化物材料仅限于Ge、As和Se硫族化物。但还有其他硫族化物，因此大约有4000种硫族化物组合，有望实现更密集、更快、更可靠和更节能的器件。
通过构建实验器件来寻找最佳候选材料需要大量的时间和成本。因此，三星研究人员进行了广泛的“从头开始”（ab initio）计算机建模，以了解各种材料组合的潜力。通过研究阈值电压漂移和存储窗口漂移（器件“开”和“关”状态之间的电压差），同时优化选择器和存储器特性，他们确定了关键的筛选参数。他们的建模考虑了键合特性、热稳定性、电性能和器件可靠性。这种系统性方法使他们能够从所研究的3,888种可能性中，确定出18种有希望用于物理实验的候选材料。预计该方法将在未来用于寻找其他器件应用的候选材料。
图 20 展示了用于识别适用于 SOM 应用的非晶硫属化物材料的四阶段筛选过程。研究了键合特性、热稳定性、电性能和器件可靠性。
图20
二、使用人工智能驱动的模拟来理解从原子到电路的热量
热量是电子设备和电路的敌人，因为它会降低可靠性和性能。晶体管的不断缩小和二维/三维集成带来了更高的功率密度和工作温度，而日益复杂的电路布局和纳米级特征使得温度难以测量、管理和预测。我们需要新的建模方法来准确、高效地模拟从单个纳米级晶体管到系统级的温度。DeepSim, Inc. 领导的团队介绍了他们如何利用人工智能建模和 GPU 计算能力克服现有模拟方法的局限性，从而开发出首个人工智能加速的多尺度原子到电路热模拟流程。
他们表示，这将使 IC 设计人员能够准确地模拟其设计中的温度，并有可能克服 2D/3D IC 中新出现的热挑战。首先，他们描述了一种纯粹基于从头算原子材料建模的“原子到晶体管”方法，以及如何利用该方法预测英特尔 16 位 FinFET 的温度分布。然后，他们讨论了另一种“晶体管到电路”方法，该方法能够在不到 10 分钟的时间内，从 FinFET 热模型构建到对活动 RISC-V 内核进行全面详细的纳米级分辨率温度预测。这是现有的非人工智能工具无法比拟的结果。
图 21 中的一系列图像展示了使用 DeepSim 的 Mariana 求解器对约 1×1 cm2 芯片上 RISC-V 内核进行稳态温度模拟的结果。RISC-V 内核外部的芯片采用粗节点和功率密度。对于 550×600μm 的 RSIC-V 内核，完整的标准单元细节被模拟至单个晶体管，如放大图所示。
在高细节级别下，该模拟可在配备 RTX 4090 GPU 的单台台式计算机上，在不到 10 分钟的时间内同时计算从芯片到单个晶体管和互连的温度。需要注意的是，为了获得精确的纳米级温度，需要使用晶体管的纳米级功耗曲线和热特性。这代表了人工智能加速的原子到电路热模拟流程的最终输出。
图21
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今天是《半导体行业观察》为您分享的第4101期内容，欢迎关注。
『半导体第一垂直媒体』
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